Aufbau einer DRAM-Speicherzelle in MOS Technologie
Schreibvorgang:
Die Speicherzelle wird aktiviert durch eine "1" an der Leitung X, dadurch wird T1 leitend. Der Kondensator C lädt sich bei einem "1"-Signal an Schreibleitung A auf. Nach dem Ladevorgang wird T2 leitend.
Deaktiviert wird die Speicherzelle wieder durch eine "0" an der Leitung X. Wird an die Schreibleitung A eine "0" angelegt, entlädt sich der Kondensator und T2 sperrt.
Lesevorgang:
Die Datenausgabe-Leitung wird auf UB/2 geladen (Precharge genannt). An die Leseleitung B wird eine logische "1" angelegt, dadurch wird T3 leitend.
Befindet sich eine "1" im Speicher entlädt sich der Kondensator CL. Diese Entladung erzeugt einen Impuls auf der Leseleitung B, der Verstärker erkennt dies als logische "1".
Ist eine "0" im Speicher bleibt die Ladung im Kondensator CL enthalten, folglich wird auch kein Impuls auf der Leseleitung B erzeugt.
Auffrischzyklus:
Jede Speicherzelle wird innerhalb von 8-64 ms (je nach Bauart und Hersteller) gelesen und danach neu beschrieben mit dem aktuellen Speicherinhalt. Würde die Speicherzelle eines DRAM nicht zyklisch erneuert, würden die gespeicherten Informationen verloren gehen.